集成電路CAD課程實驗報告二輸入與非門電路設計與版圖仿真

一、實驗目的

本實驗旨在通過集成電路CAD工具，完成一個CMOS工藝下的二輸入與非門（NAND2）的完整設計流程，包括電路設計、版圖繪制、設計規則檢查（DRC）、版圖與電路圖一致性檢查（LVS）以及后仿真驗證。通過此實驗，學生應掌握數字標準單元的基本設計方法，理解晶體管級電路與物理版圖之間的映射關系，并熟悉使用EDA工具進行集成電路設計與驗證的基本流程。

二、實驗原理

1. 二輸入與非門（NAND2）電路原理：
采用CMOS靜態邏輯結構。一個二輸入與非門由兩個并聯的PMOS管（作為上拉網絡）和兩個串聯的NMOS管（作為下拉網絡）構成。其邏輯功能為：輸出 Y = !(A · B)。當輸入A與B均為高電平時，兩個NMOS管導通，PMOS管截止，輸出Y為低電平；其他輸入組合下，至少一個PMOS管導通而NMOS串聯通路斷開，輸出Y為高電平。

2. 版圖設計基礎：
版圖是電路物理實現的幾何圖形描述，需遵循特定的工藝設計規則（Design Rules）。主要圖層包括有源區（AA）、多晶硅柵（Poly）、接觸孔（Contact）、金屬互連線（Metal1等）以及N阱（N-well）等。設計時需考慮晶體管尺寸（W/L）、寄生效應、面積優化以及信號完整性。

3. 仿真驗證流程：
通常包括前仿真（電路功能驗證）和后仿真（提取版圖寄生參數后的仿真）。后仿真能更真實地反映電路的實際性能，包括延遲、功耗和噪聲容限等。

三、實驗內容與步驟

1. 電路圖設計：
使用電路圖編輯器（如Virtuoso Schematic），根據CMOS NAND2結構，放置兩個PMOS管（寬長比通常設置得比NMOS大以平衡上升/下降時間）和兩個NMOS管，并連接電源VDD、接地GND、輸入端口A、B以及輸出端口Y。完成電氣連接并生成電路符號（Symbol）。

2. 前仿真：
建立仿真環境，對電路圖進行瞬態分析（Transient Analysis）。設置輸入A、B為脈沖信號，驗證其邏輯功能與時序特性（如上升時間、下降時間、傳播延遲）。記錄仿真波形，確認功能正確。

3. 版圖設計：
使用版圖編輯器（如Virtuoso Layout）進行物理設計。

布局規劃：合理規劃PMOS管（位于N阱內）與NMOS管的位置，考慮電源線（VDD/GND）的走向與寬度。

晶體管繪制：根據電路圖確定的寬長比（W/L），繪制有源區和多晶硅柵，形成四個MOS管。確保尺寸符合設計規則。

互連：使用Metal1等金屬層連接晶體管的源/漏極（通過接觸孔）、柵極，并連接輸入/輸出端口以及電源/地。力求連線最短，減少寄生電阻電容。

設計規則檢查（DRC）：運行DRC，根據工藝文件檢查版圖是否符合所有幾何設計規則（如最小寬度、最小間距、包圍等）。修正所有DRC錯誤。

4. 版圖與電路圖一致性檢查（LVS）：
運行LVS工具，將提取出的版圖網表與原始電路圖網表進行比對，確保兩者在電氣連接性、器件類型和尺寸上完全一致。解決任何不匹配問題。

5. 寄生參數提取與后仿真：
從通過DRC和LVS的版圖中提取寄生電阻和電容（RC Extraction）。將帶寄生參數的網表導入仿真環境，進行與步驟2相同的瞬態分析。對比前仿真與后仿真的結果（如輸出波形、延遲時間），分析寄生效應帶來的影響。

四、實驗結果與分析

電路功能驗證：前仿真波形顯示，當A、B同時為高電平時，輸出Y為低電平；其他情況下Y為高電平。符合NAND2真值表，功能正確。

版圖實現：成功繪制出面積緊湊、布線清晰的NAND2版圖。DRC與LVS均通過，證明版圖既符合工藝制造要求，又與設計電路電氣等效。版圖主要體現了共享源/漏、金屬走線優化等設計技巧。

性能仿真對比：

前仿真結果：在典型工藝角（TT）和設定負載下，測得輸出由高到低的傳輸延遲（tphl）約為XX ps，由低到高的延遲（tplh）約為YY ps。

后仿真結果：由于包含了連線寄生RC，相同條件下的tphl約為XX+Δ ps，tplh約為YY+Δ ps。延遲均有所增加，證明了寄生效應會劣化電路速度。功耗仿真也顯示后仿真的動態功耗略有增加。

五、實驗結論

本次實驗成功完成了CMOS二輸入與非門從電路設計到物理版圖，再到最終驗證的完整集成電路設計流程。通過實踐，深刻理解了數字標準單元的設計方法、CMOS版圖的藝術（如器件匹配、面積與性能的權衡）以及后端物理驗證（DRC/LVS）的重要性。后仿真與前仿真的差異凸顯了在深亞微米設計中考慮寄生效應的必要性。本實驗為后續更復雜的數字電路與系統芯片設計奠定了堅實的基礎。

六、思考與改進